FPGAトレーニングコース2016（Vivadoツール）@名古屋大学

開催趣旨

本セミナーは、FPGA回路開発時に必須である開発ツールの使い方の習得を目指した、実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る、最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが、他の分野の学生や若手研究者の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。

①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。

FPGAとは？

Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理（デジタル）集積回路です。

近年、放射線検出器の読み出しシステムなど、物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっており、ユーザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えばCPUを組み込み、Linux OSシステムを動作させる事ができる程の回路規模を1チップに実装する事ができます。

概要

対象：FPGAに興味のある大学院生, 研究員, 教員, 技術職員
日程：2016年8月9日(火), 10日(水) (2日間)
場所：名古屋大学東山キャンパス理学部C館5階 C517室
名古屋大学へのアクセス, 東山キャンパスマップ (会場はD2⑪にあります)
募集人数：20人
- 応募多数の場合は、学内応募者の優先や学外応募者の地域性を考慮して人数調整を行うことがあります。
使用言語：日本語
- English translation can be available for international students on best-effort basis. Please contact to the e-mail address below for details.
受講料：無料
申込期間：2016年7月11日(月) - 29日(金) 17:00
主催：名古屋大学博士課程教育リーディングプログラム「フロンティア宇宙開拓リーダー養成プログラム」
後援：Open-It, KEK加速器科学技術支援事業
世話人：鈴木一仁 (名古屋大学)　＊お問い合わせはkazuhito@hepl.phys.nagoya-u.ac.jpまでお願いします。

申し込み方法：こちらから

【注意】開発ツールはXilinx社Vivado 2016 WebPACKについてのみ解説します。

詳細

講師：内田智久 (KEK), 伊藤和也 (名古屋大学)
予備知識：下のテキストの内容を受講前に理解しておくこと
- 予習用資料(PDF)
実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2016 WebPACKです。
実習で使用するFPGAが搭載されたボード（Digilent社Nexys4）は開催中貸し出しますので用意する必要ありません。
各自用意する物や事前準備：
- ノートPC
  - 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
    - 予備ＰＣなどは用意していません
    - ＰＣを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
  - Xilinx社Vivado WebPackツールがインストールされていること
    - インストール方法はこちらの資料を参照して下さい。
    - Xilinx社のインストール資料はこちら（Xilinx社のWebページ）
  - システム要件
    - OS：Windows 7、Windows 8.1、Windows 10 64-bit版（32bit 版は不可）
    - 必要搭載メモリ容量：　2GB（4GB以上を奨励します）
    - Xilinx社の詳細な資料はこちら（Xilinx社のWebページ）
  - MACを使用している方へ：　以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
    - デュアルブートでWindowsインストールした環境
    - 仮想環境VMware Fusionを用いてWindowsをインストールした環境
- 演習時に使用する筆記具とノート
- 以下の資料を印刷して持参してください（受講前に読む必要ありません）。

プログラム

1日目 8/9（火） 9:30-17:30
- 9:30-9:40 全体概要
- 9:40-10:30 予習内容の確認（50分）
- 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述（30分）
- 11:00-11:30 【組み合わせ回路】 RTL解析（30分）
- 11:30-12:30 お昼休み（60分）
- 12:30-14:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション（80分）
- 14:00-14:15 休憩(15分)
- 14:15-15:15 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装（60分）
- 15:15-15:30 休憩（15分）
- 15:30-17:30 【組み合わせ回路】設計演習C1（120分）
2日目 8/10（水） 9:30-17:30
- 9:30-10:00 【順序回路】 Verilog-HDL記述（30分）
- 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション（30分）
- 10:30-10:45 休憩（15分）
- 10:45-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装（45分）
- 11:30-12:30 お昼休み(60分)
- 12:30-13:30 【順序回路】設計演習S1（60分）
- 13:30-13:45 休憩（15分）
- 13:45-14:15 階層構造設計（30分）
- 14:15-15:15 IPの使い方（60分）
- 15:15-15:30 休憩(15分)
- 15:30-17:30 設計演習（質疑応答、議論含む）（120分）

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。

パスワードの有効期限は受講後約２週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。

資料の２次配布は禁止させていただきます。

アンケート

受講者の方々は下からアンケートにご協力ください。

アンケート入り口（ID/パスワード入力が必要です）

トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。

アンケート結果（回答者数21名/参加者数23名）

Q1. 講義全体の満足度

（4択：不満足 0人、普通 0人、満足 8人、大変満足 13人）

Q2. 説明は分かり易かったですか？

（4択：とても分かり難い 0人、分かり難い 1人、分かり易い 11人、とても分かり易い 9人）

Q3. 質問（自由欄）

演習時間に質問させて頂いたので特にございません（他3名）。

Q4. 後輩に勧めたいと思いますか？

（4択：まったく思わない 0人、思わない 0人、思う 9人、とても思う 12人）

Q5. 興味を持ったこと:（自由欄）

Artix7やVivadoの先進性（10年ぶりに使用）
自分の研究テーマとあまり関係がないが、FPGAに対していろいろな基礎な知識を学びました。講義以外でもFPGAに関する簡単な知識を学ぶ必要があると感じしました。
ぜひ自分の研究に役立てたいと思いました。とくに、実験の際の検出系からコンピュータまでのフロントエンドをすべて一枚の基板で実現できれば、大いに楽しいと感じました。FPGAが得意とする技術が必要ですが、私の周りではFPGAに精通している方があまりいないので、Open-Itのノウハウをぜひ私の分野にも応用し、発展させて行けたらなと感じました。若手の会などにもぜひ参加させていただきたいです。
FPGAに対していろいろな知識を学びました。私の研究内容はセンサー回路に関する研究なので回路に対して大変興味を持っています。
初日の講義にASICの説明があったので、非常に興味を持ちました。今年の参加は厳しいですが、機会があれば是非参加させて頂きたいです。
簡単な天文データ処理を FPGA でやって見た場合、コンピュータで処理した場合とどの程度処理速度に違いがあるのか比較してみたいと思った。
検出器を含む DAQ を作ろうとした時にはエレキ部分とADCが必要となるが、エレキ部分が FPGA のようなプログラマブルなものとして現在どのようなものがあるのか (先生が講義中にまだ発展途上だけれども、そのようなものは存在するとは話されていた)、ADC も FPGA 評価ボードのような部品としてないのか調べてみたいと思った。
FPGA 評価ボードを使って、学部生対象の「デジタル回路」実験を教えるのは、学生にとっても実践的であり良い気がした。
アナログ回路について興味をもつようになりました。ADCやASICの講義も機会があれば参加したいです。
シミュレーションの仕方や、ＦＰＧＡを書き込むまでの流れ。
Actually, I am interested in how can we design a circuit to realize some special controlling. This learning will also serve for my future researches.
ハード周りのデジタルハードウェアのプログラミングができること。一つのチップで自分の望んたことが複数できる。

Q6. 本トレーニングコースに参加した経緯を教えてください（自由欄）

指導教官・上司・先輩・同僚など知人から勧められた。（10名）
メーリングリストで知った　（4名）
- 　研究室内
- 　学内
- 　tennet
- 　高宇連
Open-It Webページ（1名）
研究でFPGAを使うため(3名)

Q7. 本トレーニングコースに対するご意見?ご要望等（自由欄）

他のトレーニングコースも含め、つくばのKEKで開催していただけるとありがたいです。
教材の内容、進むペースともにとても分かりやすかったです。
FPGAをWEBで調べると、まず、VHDLとVerilogHDLで書き方が違い大混乱し、またFPGAのメーカーによってかくも違うのかとさらに挫折しておりました。本質的には全く一緒だと伺ったので、安心しました。そのあたりも予習教材の時点で少し触れていただけると、助かります。
ワイヤレスLANについてですが、大学生は、全大学共通のeduroamというwifiでアカウントを取得することができるので、学生はそちらを使うようにすると、多少ネットワークがかるくなるかもしれません。
Verilogの構文説明(if文の使い方など）があると良いと思いました。
有料でも構いませんので、FPGAを使った設計思想や実際に計測器などに組み込む設計演習など初～中級向けの講習をやって欲しいです
2日間というは集中するのに良い長さだと思った。また、本コースの目標が「自習できるようになる」というのも、我々受講者にとってちょうどよいレベルの目標であり、それは達成されたと思う。
FPGA というものが電子回路を言語に起こしたものという認識を持っておらず (プログラムのような印象を持っていた)、本トレーニングでその当たりの認識を正せた事も私、個人の多きな習得であった。FPGA をもっと勉強し、FPGA を研究で行われている様々な研究において積極的に利用して行こうと思った。
ISE & VHDLは使ったことがあったのですが、今回Vivao & Verilog-HDLの基礎を2日間で効率よく学ぶことができました。
基礎と実際の回路開発の間にはかなり階段があるので、その間を埋めるTips集やもう少し応用的な内容のコースも今後あったらありがたいと思いました。
研究室学生の教育にも役立てたいと思います。
始まるときゴールとツールについてはっきり説明があれば理解しやすいと思います。
建物の配置が複雑で少し教室が探しづらいので地図があるとわかりやすいです。
FPGAを書き換えるまでの流れを実際にやってみることができて、ＦＰＧＡの仕組みがだいぶ分かったと思うので、これを足掛かりに今後に生かしていきたい
実機をいじれたのは面白かったです
I have learnt very much from this training. But if can, I hope get a English version manual for further understanding of what I learnt. But it is OK, I can pay more time to understand.
少し講義の進度が遅い気がします。講義をもう少し早めて、演習の時間をもう少し長めにとってほしいです。
講師の声が小さかった。

以上