FPGAトレーニングコース2026@総研大(東京)第2回

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開催趣旨

 
本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。
 
受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。
 
FPGAの回路を開発するために必要な知識は、(1) デジタル回路設計に関する知識と、(2) FPGAへの実装方法です。(1)は書籍などにより習得する事ができますが、(2)に関しては良い習得方法がありません。そこで本セミナーでは、(2)について学習します。本セミナー受講後は、自分で設計した回路をFPGAに実装して動かすことができるようになるので、(1)の学習効果が向上する事も期待されます。
 
実習で使用するFPGAは、Xilinx (AMD)社 Artix-7シリーズ、使用HDLはVerilog-HDLです。開発ツールは、Xilinx (AMD)社 Vivado (ML) 2023.1 を用いた解説のみ行います。
 
【注】テキストのみの配布について：
テキストのみの配布は行っておりません。理由は本トレーニングコースのテキストは実習内容を説明するための利用を想定しており、テキストのみで学習することは想定していません。テキストのみ配布し誤解を招くことは主催者の意図に反しますので配布は行っておりません。
 

FPGAとは？


Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理（デジタル）集積回路です。
 
近年、放射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユーザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを動作させる事ができる程の回路規模を1チップに実装する事ができます。
  

概要

  • 対象：FPGAに関心のある総研大生、他大学(院)生、研究員、教員、技術職員など
  • 単位取得について
    • 【総研大生向け】：　本コースは、総合研究大学院大学（総研大）の素粒子原子核コースの共通科目としても開講する集中講義「先端基礎デジタル計測制御演習」（2日間）です。正規の履修手続きを行うことで、総研大より履修単位認定（1単位）および参加にかかる旅費等（学生移動経費）の支給を受けることができます。
      • 学生移動経費の申請について
        • 詳細は　こちら
        • 移動経費の支給を希望する場合は、本コースの申込とは別に、自分が所属するコースの大学院担当事務係宛に申請してください。
      • 正規（後学期）の履修登録期間を過ぎてしまった場合
        • 後学期の履修登録期間を過ぎてしまった場合、追加で履修を希望する場合は、本コースの申込とは別に、KEK大学院教育係に追加履修登録を相談してください。
          • 高エネルギー加速器研究機構（KEK）　研究協力課大学院教育係
            Tel:029-864-5128
            Email: kyodo2(at)mail.kek.jp  <- (at)は@に置き換えてください。 
    • 【他大学(院)生向け】：　本コースは、単位互換協定の有無に関わらず他大学(院)生も履修可能です。単位取得希望者は、10月 2 日（金）までに総合研究大学院大学　学務課教務係へその旨ご連絡ください。
      • 所属大学によっては単位の付与ができない場合もあります
      • 単位を希望する場合、できるかぎり早めにコンタクトしてください
        • 総合研究大学院大学　学務課教務係
          Tel:046-858-1582
          Email: kyomu(at)ml.soken.ac.jp  <- (at)は＠に置き換えてください。
  • 日程：2026年 11月 5日（木）～ 11月 6日（金）（2日間）、9:30-17:30
  • 場所：総研大　東京オフィス　共創スタジオ 
  • 申込受付期間： 2026年  8 月 25 日（火）から  10 月  23 日（金）まで
    • 他大学(院)生で単位取得希望者は10月 2 日（金）まで
  • 募集人数： 20人（定員に達し次第、締め切ります。）
  • 使用言語：日本語
  • 受講料：無料
  • 宿泊施設：前泊・後泊を含め、宿泊を希望される方は、付近の民間ホテル等に各自で宿泊手配してください。
  • 主催：総合研究大学院大学、高エネルギー加速器研究機構(KEK)
  • 後援： Open-It
  • 世話人：本多良太郎（総研大/KEK）＊お問い合わせは、rhonda_(at)_post.kek.jp までお願いします。

 

申込み方法

 参加登録はこちら

　前学期（7月）開講が早々に定員に達したため、後学期（11月）に第2回を追加開講します。

　総研大生の参加申請を優先させていただきます。学外・一般の方は場合によってはキャンセル待ちになってしまう事をご容赦ください。

 

詳細

  • 講師：中西秀哉（総研大）、本多良太郎（総研大/KEK）、Lai YunTsung（総研大/KEK）
  • 予備知識：下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールは Xilinx (AMD)社Vivado ML 2023.1 です。
  • 実習で使用するFPGA搭載ボード（Digilent社Nexys4-DDR）および同接続用 USB Type-A／Micro Type-B変換ケーブルは、開催中貸し出しますので、用意する必要はありません。
  • 各自用意する物や事前準備：
    • ノートPC
      • Vivado ML 2023.1 ツールがインストール済みで、USB Type-Aポートがある Windows PCをご持参ください。
        • 予備のPCは用意していませんので、持参PCがないと、実質的に受講不能です。
        • PCを持参せず聴講のみで参加した場合、単位認定できません。
      • Xilinx (AMD)社Vivado ML 2023.1 ツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。【一部 2018.2 等の記載箇所は、2023.1 に読み替えて下さい】
        • Xilinx社のインストール資料はこちら（Xilinx社のWebページ）
      • システム要件
        • OS：Windows 10、11　64-bit版（32bit 版は不可）
        • 必要搭載メモリ容量：　2GB（4GB以上を奨励します）
        • USB Type-A ポートがあること．Type-Cのみの場合、USB Type-C／Micro Type-B (2.0) 変換ケーブルをご持参ください
        • Xilinx社のシステム要件・設定資料はこちら（Xilinx社のWebページ）
      • Mac を使用している方へ：　
        以下の環境での動作は一応確認されていますが、それ以外の環境ではフル機能が働きません。ご注意ください。
        • デュアルブートでWindows OSをインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください（受講前に読む必要ありません）。印刷物がないと画面を切り替えながら作業を進めることになり大変面倒です。必ず印刷したものをご持参ください。

 

プログラム

  • 1日目　11月  5日（木） 9:30-17:30 
    •   9:30-9:40   全体概要
    •   9:40-10:30 予習内容の確認（50分）
    • 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述（30分）
    • 11:00-11:30 【組み合わせ回路】 RTL解析（30分）
    • 11:30-12:30 お昼休み（60分）
    • 12:30-14:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション（80分）
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装（60分）
    • 15:15-15:30  休憩（15分）
    • 15:30-17:30 【組み合わせ回路】 設計演習C1（120分） 
  • 2日目　11月  6日（金） 9:30-17:30
    •   9:30-10:00 【順序回路】 Verilog-HDL記述（30分）
    • 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション（30分）
    • 10:30-10:45 休憩（15分）
    • 10:45-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装（45分）
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:30 【順序回路】 設計演習S1（60分）
    • 13:30-14:00 階層構造設計（30分）
    • 14:00-14:15 休憩（15分）
    • 14:15-15:15 IPの使い方（60分）
    • 15:15-15:30 休憩(15分)
    • 15:30-17:30 設計演習（質疑応答、議論含む）（120分）

テキスト

閲覧するためには受講者用ID/パスワードが必要です。（開講の約1週間前に改めてご連絡します）

パスワードの有効期限は受講後約２週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。なお、資料の２次配布は固く禁止させていただきます。

 受講者アンケート

受講者の受講後アンケートにご回答をお願いします。⇒ アンケートはこちら