FPGAトレーニングコース2014@九州大学

開催趣旨

本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。

①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。

FPGAとは？

Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理（デジタル）集積回路です。

近年、放射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユーザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを動作させる事ができる程の回路規模を1チップに実装する事ができます。

概要

対象：FPGAに興味のある学部生, 大学院生, 研究員, 教員, 技術職員
日程：2014年12月11日（木）～12月12日（金）（2日間）、両日9:30-17:30
場所：九州大学理学部大会議室
- キャンパスマップ (理学部周辺拡大図で、理学部本館と理学部2号館の間、2階にあります。)
募集人数：20人
使用言語：日本語
受講料：無料
申し込み受付期間： 2014年11月14日（金）から12月05日（金）まで
主催：九州大学
後援： Open-It、高エネルギー加速器研究機構大学等連携支援事業
世話人：東城順治（九州大学）＊お問い合わせはtojo@phys.kyushu-u.ac.jpまでお願いします。

申し込み方法：申し込みは締め切りました。応募ありがとうございました。

【注意】開発ツールはXilinx社Vivado 2014 WebPACKについてのみ解説します。

詳細

講師：内田智久(KEK)
予備知識：下のテキストの内容を受講前に理解しておくこと
- 予習用資料(PDF)
実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2014 WebPACKです。
実習で使用するFPGAが搭載されたボード（Digilent社Nexys4）は開催中貸し出しますので用意する必要ありません。
各自用意する物や事前準備：
- ノートPC
  - Xilinx社Vivadoツールがインストールされていること
    - インストール方法はこちらの資料を参照して下さい。
  - OS：Windows 7以降のWindows OS
  - 必要搭載メモリ容量：　1GB（32ビットPC）、2GB（64ビットPC）
  - MACを使用している方へ：　以下の環境での動作は確認されていますが他の環境での動作確認は取れていませんので注意してください。
    - デュアルブートでWindowsインストールした環境
    - 仮想環境VMware Fusionを用いてWindowsをインストールした環境
- 演習時に使用する筆記具とノート
- 以下の参考資料を印刷して持参してください。忘れても受講できますが、持っていないと実習時のコード入力時に画面を切り替えながら入力しなければならず大変です。
  - 実習時に使用する資料
  - Verilog-HDL入門

プログラム

1日目はデジタル回路の特徴からはじめ、組み合わせ回路について学びます。最後にFPGAに実装して動作を確認します。

2日目は順序回路とFPGAの動作原理について学びます。最後に実習で作成した回路をFPGAに実装して動作を確認します。

1日目 12/11（木） 9:30-17:30
- 9:30- 9:40 全体概要
- 9:40-10:00 デジタル回路の基礎（20分）
- 10:00-11:00 DAQシステムとデジタル技術（60分）
- 11:00-11:30 【組み合わせ回路】入門（30分）
- 11:30-12:30 お昼休み（60分）
- 12:30-13:30 【組み合わせ回路】設計演習（60分）
- 13:30-13:45 【組み合わせ回路】問題解説（15分）
- 13:45-14:00 休憩(15分)
- 14:00-15:00 【組み合わせ回路】 Verilog-HDL記述（60分）
- 15:00-16:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション（60分）
- 16:00-16:15 休憩（15分）
- 16:15-17:30 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装（75分）
2日目 12/12（金） 9:30-17:30
- 9:30-10:00 【順序回路】入門（30分）
- 10:00-11:00 【順序回路】設計演習（60分）
- 11:00-11:15 【順序回路】問題解説（15分）
- 11:15-11:30 【順序回路】 Verilog-HDL記述（15分）
- 11:30-12:30 お昼休み(60分)
- 12:30-13:00 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション（30分）
- 13:00-13:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装（30分）
- 13:30-13:45 休憩(15分)
- 13:45-14:45 DCMの実装方法: Coregeneratorの使い方（60分）
- 14:45-15:00 休憩(15分)
- 15:00-15:30 FPGAの構造（30分）
- 15:30-17:00 総合演習（90分）
- 17:00-17:30 質疑応答、議論など（30分）

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。

パスワードの有効期限は受講後約２週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。

資料の２次配布は禁止させていただきます。

アンケート

受講者の方々は下からアンケートにご協力ください。

アンケート入り口（ID/パスワード入力が必要です）

トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。

アンケート結果（回答者数18名/参加者数23名）

Q1. 講義全体の満足度（4択：不満足 0人、普通 1人、満足9人、大変満足 8人）

Q2. 説明は分かり易かったですか？（4択：とても分かり難い 1人、分かり難い 0人、分かり易い 8人、とても分かり易い 9人）

Q3. 質問（自由欄）

【質問】　今後、この講習を受けた人対称などでもう少し高度な内容の講習をする予定はないでしょうか？
【回答】　実施したいのですが現在は行われていません。できるだけ早く実現できるようにしたいと思います。

Q4. 後輩に勧めたいと思いますか？（4択：まったく思わない 0人、思わない 0人、思う 10人、とても思う 8人）

Q5. 興味を持ったこと:（自由欄）

実際の開発環境ではどのような回路を設計するのか気になった。
７セグメントLEDへの利用。
初心者の自分でも少しだけ理解できました。FPGAについて勉強したいと思いました。
DFFを使った記録保持の回路の論理にとても感銘した
使えるようになれば便利そうなので少し自分で勉強しようと思いました

Q6. 本トレーニングコースに参加した経緯を教えてください（自由欄）

指導教官・上司から勧められた。（同様の回答10名）
先輩から勧められた
メーリングリストで知った
エレクトロニクス開発またはFPGAを使用するため（同様の回答2名）

Q7. 本トレーニングコースに対するご意見?ご要望等（自由欄）

実際にFPGAを使って学習できる機会としても有益だったと思う。
後半のmmcm生成からスピードが速くなったので、後半も多少ゆっくり説明してほしい
講義資料が十分丁寧でわかりやすいので、講義自体はもう少しスピードを上げて実習時間をさらに増やせるとより良いと感じた。
今年初めのFPGA講習会も受講したのですが演習が多くなっていてよかったです。
もう少し詳しく教えてもらいたいのと予習の量を増やしてほしかった。
短期間で多くの内容を学べてとても充実感のある二日間でした、ありがとうございました。
順序回路のほうは組み合わせ回路に比べて難しかったのでもう少し時間をとってもらいたかったです

以上