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FPGAトレーニングコース2015(Vivadoツール)@九州大学

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開催趣旨


本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。
①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 


FPGAとは?


Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理(デジタル)集積回路です。

近年、放 射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユー ザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを 動作させる事ができる程の回路規模を1チップに実装する事ができます。  


概要


  • 対象:FPGAに興味のある学部生, 大学院生, 研究員, 教員, 技術職員
  • 日程:2015年12月3日(木)~12月4日(金)(2日間)、両日9:30-17:30
  • 場所:九州大学伊都キャンパス ウエスト1号館C棟4階大会議室(W1-C-408)
  • 募集人数:20人
  • 使用言語:日本語
  • 受講料:無料
  • 申し込み受付期間: 2015年11月18日(水)から11月30日(月)まで
  • 主催:九州大学
  • 後援: Open-It、高エネルギー加速器研究機構大学等連携支援事業
  • 世話人:東城順治(九州大学)*お問い合わせはtojo@phys.kyushu-u.ac.jpまでお願いします。

申し込みは締め切りました。

 【注意】開発ツールはXilinx社Vivado 2015 WebPACKについてのみ解説します。 


詳細


  • 講師:吉岡瑞樹(九州大学)、大石航(九州大学)、内田智久(KEK)
  • 予備知識:下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2015 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード(Digilent社Nexys4)は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備:
    • ノートPC
      • 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
        • 予備PCなどは用意していません
        • PCを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • Xilinx社Vivado WebPackツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • Xilinx社のインストール資料はこちら(Xilinx社のWebページ)
      • システム要件
        • OS:Windows 7以降の64-bit版Windows OS(32bit版は不可
        • 必要搭載メモリ容量: 2GB
        • Xilinx社の詳細な資料はこちら(Xilinx社のWebページ)
      • MACを使用している方へ: 以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください(受講前に読む必要ありません)。
 

プログラム

  • 1日目 12/3(木) 9:30-17:30 
    • 9:30-9:40 全体概要
    • 9:40-11:00 予習内容の確認(80分)
    • 11:00-11:30 【組み合わせ回路】 Verilog-HDL記述(30分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:00 【組み合わせ回路】 RTL解析(30分)
    • 13:00-13:10 休憩(10分)
    • 13:10-14:30 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション(80分)
    • 14:30-14:45 休憩(15分)
    • 14:45-15:45 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装(60分)
    • 15:45-16:00  休憩(15分)
    • 16:00-17:30 【組み合わせ回路】 設計演習C1(90分) 
  • 2日目 12/4(金) 9:30-17:30
    • 9:30-10:00 【組み合わせ回路】 設計演習C1の続き(30分) 
    • 10:00-10:30 【順序回路】 Verilog-HDL記述(30分)
    • 10:30-11:00 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション(30分)
    • 11:00-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装(30分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:30 【順序回路】 設計演習S1(60分)
    • 13:30-13:45 休憩(15分)
    • 13:45-14:15 階層構造設計(30分)
    • 14:15-15:15 IPの使い方(60分)
    • 15:15-15:30 休憩(15分)
    • 15:30-17:30 設計演習(質疑応答、議論含む)(120分)

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約2週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の2次配布は禁止させていただきます。
 

アンケート

受講者の方々は下からアンケートにご協力ください。
アンケート入り口(ID/パスワード入力が必要です)
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。

アンケート結果(回答者数8名/参加者数8名)


Q1. 講義全体の満足度(4択:不満足 0人、普通 0人、満足 3人、大変満足 5人)
 
Q2. 説明は分かり易かったですか?(4択:とても分かり難い 0人、分かり難い 0人、分かり易い 5人、とても分かり易い 4人)
 
Q3. 質問(自由欄)
無し
 
Q4. 後輩に勧めたいと思いますか?(4択:まったく思わない 0人、思わない 0人、思う 1人、とても思う 7人)
 
Q5. 興味を持ったこと:(自由欄)
  •  IPというテンプレートがあること。基礎がきちんと分かれば自分でも様々な機能が実装できるのではないかと感じた。
  • 回路を自分で簡単に設計できるようなツールがあることを知らなかったので、大変興味深かったです。
  • 階層構造を使えば、分かりやすいソースになることに興味をひかれました。
  • 実験でのデータ収集において、実際にどのようにFPGAを用いていけばよいのか考えてみたい。
Q6. 本トレーニングコースに参加した経緯を教えてください(自由欄)
  •  担当教官から勧められた(4名)
  • 先輩から勧められた(1名)
  • 研究室のML
  • 卒業研究で用いるボードにFPGAが内装されている。
  • データ取得周りの研究をする予定がある
Q7. 本トレーニングコースに対するご意見?ご要望等(自由欄)
  • 開催時期はもう少し早い段階の方がいいと思いました。(9~10月頃)
  • 講習会の内容はとても分かりやすかったです。しかし、自分の用意したパソコンのスペックが低く、なかなか実習が進められませんでした。どの程度のスペックがあれば実習がスムーズに進められるか、可能であれば講習会前に知りたかったです。2日間ありがとうございました。
  • 実際にボードを使った演習ができて、とてもいい経験になりました。また、わからないことがあると丁寧に個別に対応していただけて助かりました。
  • 中級編が始まったら機会を見つけて受けたいと思います。
以上