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FPGAトレーニングコース2015（Vivadoツール）@名古屋大学

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開催趣旨

 
本セミナーは、FPGA回路開発時に必須である開発ツールの使い方の習得を目指した、実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る、最低限の予備知識の習得を目指します。
 
受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。 特に物理実験系に所属する学生を受講対象としていますが、他の分野の学生や若手研究者の参加も歓迎いたします。
 
FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。
①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 

FPGAとは？

 
Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理（デジタル）集積回路です。
 
近年、放射線検出器の読み出しシステムなど、物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっており、ユーザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えばCPUを組み込み、Linux OSシステムを動作させる事ができる程の回路規模を1チップに実装する事ができます。
 

概要

  • 対象：FPGAに興味のある大学院生, 研究員, 教員, 技術職員
  • 日程：2015年8月6日(木), 7日(金) (2日間)
  • 場所：名古屋大学東山キャンパス 理学部C館 C207室

    名古屋大学へのアクセス, 東山キャンパスマップ (会場はD2⑪にあります)

  • 募集人数：20人
    • 応募多数の場合は、学内応募者の優先や学外応募者の地域性を考慮して人数調整を行うことがあります。
  • 使用言語：日本語
    • English translation can be available for international students on best-effort basis. Please contact to the e-mail address below for details.
  • 受講料：無料
  • 申込期間：2015年7月13日(月) - 7月24日(金) 17:00
  • 主催：名古屋大学 博士課程教育リーディングプログラム「フロンティア宇宙開拓リーダー養成プログラム」
  • 後援：Open-It
  • 世話人：鈴木一仁 (名古屋大学)　＊お問い合わせはkazuhito@hepl.phys.nagoya-u.ac.jpまでお願いします。
  • 申し込み方法：申し込みは締め切りました。
 【注意】開発ツールはXilinx社Vivado 2015 WebPACKについてのみ解説します。
 

詳細

  • 講師：内田智久 (KEK)
  • 予備知識：下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2015 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード（Digilent社Nexys4）は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備：
    • ノートPC
      • Xilinx社Vivado WebPackツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • Xilinx社のインストール資料はこちら（Xilinx社のWebページ）
      • システム要件
        • OS：Windows 7以降の64-bit版Windows OS（32bit版は不可）
        • 必要搭載メモリ容量：　2GB
        • Xilinx社の詳細な資料はこちら（Xilinx社のWebページ）
      • MACを使用している方へ：　以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください（受講前に読む必要ありません）。
 

プログラム (updated on 8/7 11:40)

  • 1日目 8/6 (木) 10:00-19:15
    • 10:00-10:10 全体概要
    • 10:10-11:30 予習内容の確認（80分）
    • 11:30-12:30 お昼休み（60分）
    • 12:30-13:30 【組み合わせ回路】 Verilog-HDL記述（60分）
    • 13:30-14:30 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション（60分）
    • 14:30-14:45 休憩 (15分)
    • 14:45-16:00 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装（75分）
    • 16:00-16:15  休憩（15分）
    • 16:15-17:30 【組み合わせ回路】 設計演習C1（75分） 
    • 17:30-17:45 休憩 (15分)
    • 17:45-19:15 FPGA回路適用例紹介セッション（90分）
  • 2日目 8/7 (金) 9:30-17:30
    •   9:30-10:00 【順序回路】 Verilog-HDL記述（30分）
    • 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション（30分）
    • 10:30-11:00 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装（30分）
    • 11:00-11:15 休憩（15分）
    • 11:15-12:15 【順序回路】 設計演習S1（60分）
    • 12:15-13:15 お昼休み (60分)
    • 13:15-13:45 階層構造設計（30分）
    • 13:45-14:45 IPの使い方（60分）
    • 14:45-15:00 休憩 (15分)
    • 15:00-15:30 FPGA回路開発体験談 (30分)「高輝度LHC-ATLAS実験における新しいμ粒子飛跡トリガーで用いるTDC回路の開発 」佐野祐太（名古屋大学）
    • 15:30-17:30 設計演習（質疑応答、議論含む）（120分）
 

テキスト

 
閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約２週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の２次配布は禁止させていただきます。
 

アンケート

 
受講者の方々は下からアンケートにご協力ください。
アンケート入り口（ID/パスワード入力が必要です）
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。
 

アンケート結果（回答者数19名/参加者数21名）

Q1. 講義全体の満足度（4択：不満足 0人、普通 1人、満足9人、大変満足 9人）
 
Q2. 説明は分かり易かったですか？（4択：とても分かり難い 0人、分かり難い 0人、分かり易い 12人、とても分かり易い 7人）
 
Q3. 質問（自由欄）
 
【質問】SEUエラーについての補償機能が搭載(?)されたFPGAについて、情報をぜひお教えください。仕事で探しております。
【回答】Xilinx社については Spartan-6、Virtex-5以降、Kintex、Artixに搭載されています。詳細はこちらをご覧ください。http://japan.xilinx.com/products/intellectual-property/sem.html。
他メーカーFPGAにも同様の機能が搭載できると思いますので使用したいメーカーについても調べてください
 
Q4. 後輩に勧めたいと思いますか？（4択：まったく思わない 0人、思わない 0人、思う 10人、とても思う 9人）
 
Q5. 興味を持ったこと:（自由欄）
  • 自分はドリフトチューブで宇宙線の飛跡を再構成したいと考えているが、FPGAでどのように構成できるのか興味を持った。
  • 特にCLK生成について．内部でどの程度処理が早くなるのか，試してみたいと思う。CPUの創りかたという本に興味を持ったので、購入して読んでみたい。
  • クロックの周期を早くできること。
  • FPGAを使ったデータ収集システムについてさらに詳しく勉強していきたいと思いました。独学で勉強していた時には何度も行き詰っていたのですが、今回の講習で分かりにくかったところの理解が進み、とても参考になりました。これから研究を進めるにあたって、とてもためになる経験だったと思います。
  • 放射線などの特異な環境、性能限界などの講演も非常に面白かったです。放射線環境下での動作補償については、コース受講者が共通に興味を持つ話題ではないでしょうか。
  • FPGAに実際に書き込んで結果が目に見えるのが良かった。中々、本を読んでいても何をしているのかよくわからなかったので。色々と勉強して複雑な者も扱えるようになりたいと思った。
  • verilog-HDLの文法
  • FPGAでADC等を制御してデータを取得していた時、FPGAの時刻同期の不完全さによって、取得されたデータの波形が歪んだりすることがあるのかどうか。artificialな定在波を有む要因になり得るか。(私の所属しているカメラ開発チームが悩んでいる問題の一つです。)【講師からのコメント】画像の周波数成分とシステムクロックのうなりのようなものが見える可能性があると思います。クロック周波数を変化させてデータを取得するとその変化から何か分かるかもしれません。
 
Q6. 本トレーニングコースに参加した経緯を教えてください（自由欄）
  • 指導教官・上司・先輩から勧められた。（11名）
  • 開発中の機器のコンパクト化と高速化をするため
  • メーリングリストで知った　（6名）
  • 研究で使用しているため。
 
Q7. 本トレーニングコースに対するご意見?ご要望等（自由欄）
  • 長期間のFPGAトレーニングコースを設けてほしい。例えば、今回やった内容から、簡単な検出器にFPGA実装しLANやUSBでデータを引っこ抜くまで、など。
  • やりたいことがあるときにどのような流れで実装まで行くかということが詳細に説明されていて非常に良かった．少しコメントがあったが，HDLにおけるスタイル，作法については生産性，保守性を考慮してもう少し説明があるいいように思う．
  • 実際にFPGAに実装して動作を確認できたのが達成感もありとてもよかった。
  • 関東でも実施していただけたらうれしい
  • 大変勉強になりました。今後に役立ちます。Open-It活動に改めて深く感謝と敬意を表します。ぜひうちの研究所でもトレーニングコースを開催してほしいです！
  • 無料でこれだけやっていただけるのは貴重な機会だと思いました．交流会が少し間延びした感じがありました．
  • 何度も繰り返し作業をしながら流れを覚えることができて良かった。
  • 1日め夜の発表は、いろんな話ができた良かったですが、長かったです。発表を聞いていると周りの人としゃべれないので、そこはちょっと残念でした。"
  • すごくわかりやすく取っ掛かりやすくできており、大変良かったです。演習が多いのが、理解を助け、良かったです。
  • 一日目の最後の会でピザ２切れは寂しかったです。交流自体は図るべきだと思いますが、改善がいると感じました。
  • ツールの調子が悪くてボードに書き込むことができなったです。ノートパソコンを用意してあったらいいと思います。
  • Good because of the well-constructed reference documents and explanation focusing on important points.
  • Windows10で始めようとして、USBのドライバーが入らず、立ち往生してしまいました。この辺りの新しいOSに対する情報ももし可能ならあると良いと思います。
  • 階層化の時などに使う ".I (Q[27:24])"などの[:]の使い方が難しかった。 (.I の方には[:]は使えないのか...?など。)
  • コードの変数のアルファベットの意味が分かりにくいものがあったので、それぞれ一言いただけると良かったかもしれません。
  • とても楽しく勉強になった。出来れば何らかの結果をPCに取り込む所までやりたかった。
以上