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FPGAトレーニングコース2015(Vivadoツール)@大阪大学RCNP

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開催趣旨


本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。
①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 


FPGAとは?


Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理(デジタル)集積回路です。

近年、放 射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユー ザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを 動作させる事ができる程の回路規模を1チップに実装する事ができます。  


概要


  • 対象:FPGAに興味のある大学院生, 研究員, 教員, 技術職員
  • 日程:2015年11月5日(木)~11月6日(金)(2日間)、9:30-17:30
  • 場所:大阪大学核物理研究センター(RCNP) 研究本館6階講義室(小、中)
  • 募集人数:20人程度
  • 使用言語:日本語
  • 受講料:無料
  • 申し込み受付期間: 10月30日(金)まで(募集人数に達し次第締め切らせて頂きます)
  • 主催:大阪大学RCNP
  • 後援: Open-It
  • 協力:九州大学
  • 世話人:味村周平(大阪大学)*お問い合わせはajimura@rcnp.osaka-u.ac.jpまでお願いします。


予定人数に達しましたので申し込みを締め切りました。

 【注意】開発ツールはXilinx社Vivado 2015 WebPACKについてのみ解説します。 


詳細


  • 講師:内田 智久(KEK)
  • 予備知識:下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2015 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード(Digilent社Nexys4)は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備:
    • ノートPC
      • 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
        • 予備PCなどは用意していません
        • Vivado WebPackツールをインストールしたPCを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • Xilinx社Vivado WebPackツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • Xilinx社のインストール資料はこちら(Xilinx社のWebページ)
      • システム要件
        • OS:Windows 7以降の64-bit版Windows OS(32bit版は不可
        • 必要搭載メモリ容量: 2GB
        • Xilinx社の詳細な資料はこちら(Xilinx社のWebページ)
      • MACを使用している方へ: 以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください(受講前に読む必要ありません)。
 

プログラム

  • 1日目 11/5(木) 9:30-17:30 
    • 9:30-9:40 全体概要
    • 9:40-11:00 予習内容の確認(80分)
    • 11:00-11:30 【組み合わせ回路】 Verilog-HDL記述(30分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:00 【組み合わせ回路】 RTL解析(30分)
    • 13:00-13:10 休憩(10分)
    • 13:10-14:30 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション(80分)
    • 14:30-14:45 休憩(15分)
    • 14:45-15:45 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装(60分)
    • 15:45-16:00  休憩(15分)
    • 16:00-17:30 【組み合わせ回路】 設計演習C1(90分) 
  • 2日目 11/6(金) 9:30-17:30
    • 9:30-10:00 【順序回路】 Verilog-HDL記述(30分)
    • 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション(30分)
    • 10:30-11:00 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装(30分)
    • 11:00-13:00 【順序回路】 設計演習S1(60分)
    • 13:00-13:15 休憩(15分)
    • 13:15-13:45 階層構造設計(30分)
    • 13:45-14:45 IPの使い方(60分)
    • 14:45-15:00 休憩(15分)
    • 15:00-17:00 設計演習(質疑応答、議論含む)(120分)

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約2週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の2次配布は禁止させていただきます。
 

アンケート

受講者の方々は下からアンケートにご協力ください。
アンケート入り口(ID/パスワード入力が必要です)
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。

アンケート結果(回答者数20名/参加者数21名)


Q1. 講義全体の満足度(4択:不満足 0人、普通 1人、満足 5人、大変満足 14人)
 
Q2. 説明は分かり易かったですか?(4択:とても分かり難い 2人、分かり難い 0人、分かり易い 8人、とても分かり易い 10人)
 
Q3. 質問(自由欄)
 
【質問】今回使ったNEXYS4やSpartan6など、なぜXilinxのFPGAはLowでLED点灯するのでしょうか。
【回答】 PCBの設計を考慮すると、たまたまLowで点灯させる方が部品が少なくなるからだと想像します。例えば、今回使用したLEDはアノードが共通で電源に接続されています。アノードは正電位としなければいけないので必然的にカソードはLowで点灯する回路になります。
 
【質問】資料にFPGAトレーニングコース(入門編)とありますが、中級編のコースなどもあるのでしょうか?
【回答】来年度(2016年度)から開講できるよう準備中です。
 
Q4. 後輩に勧めたいと思いますか?(4択:まったく思わない 0人、思わない 0人、思う 3人、とても思う 17人)
 
Q5. 興味を持ったこと:(自由欄)
  •  クロック同期や違う周波数のクロックの生成が簡単にできること。
  • 趣味でAVRマイコンは使うことがあるのですが、マイコンと同じように考えていたら難しいですね。プログラムが上から下に処理されるのではなく、同時に処理されることに困惑し、楽しかったです。
  • Vivadoを使った開発に興味を持ちました。ISEよりもできることが増えていると感じました。
  • CPUの仕組みなどに興味が持てました。
  • どんなIPがあるのか、など
  • 外部機器との通信(GPIB,Ethernet)
Q6. 本トレーニングコースに参加した経緯を教えてください(自由欄)
  •  研究室の先輩に勧められた(2名)
  • 研究室の先生に勧められた(8名)
  • メーリングリストで知った(2名)
  • セミナーのページを見ました。
  • これまでのSpartan3/6とISEは経験がありましたが、Artix7とVivadoという新しい組み合わせを経験するきっかけになると思い参加しました。
  • Open-Itのホームページで知った
  • 研究室で使われていなかったFPGAとASICがあったから。
Q7. 本トレーニングコースに対するご意見?ご要望等(自由欄)
  • FPGAを独学ではじめたときはISEのインストールから挫折しました・・・。今回の講習は非常にわかりやすかったです。実習も多く、この2日間は思った以上に楽しめました。
  • 丁寧に教えていただけて、非常に助かりました。簡単なコードを書いて実装するまでの一通りのことは、問題なくこなせるようになったと思います。
  • 講義の途中で疑問に思ったことが、講義の最後にはほぼ解決していたので、とてもわかりやすかったです。
  • プログラミング初心者の自分でもわかりやすく、非常に参考になった。
  • 説明が親切かつ丁寧で分かりやすかった。Verilog-HDL(or VHDL)のコードにおける、良くある失敗例とかもあるとさらに分かりやすいかもしれません。
  • 講義の内容は初心者でも安心してステップアップできる構成になっていたと思います。さらに、実習の時間が十分に確保されていたので、自分なりに触ってみることができてよかったです。
  • 非常に分かりやすくて充実した2日間でした。
  • 航空券の予約の都合上、終了が早く(自由解散)になるなら最初からスケジュールに入れて欲しかったです。
  • 45日前に申込みが始まると航空券が比較的安く取れるので可能ならばそうしてほしいです。
  • 一日目のシミュレーションのところでVivadoのインストール不具合のトラブルが発覚しました。シミュレーションのところまではボードを使わなくてもできるので、単純な回路を作ってシミュレーションするところまでを事前の予習としておいてもらえれば、当日になってインストールのトラブルに見舞われる受講者も減るのではないかと思います。受講者の準備の負担は増えますが数時間で終わる作業なので、受講者のためにぜひお願いします。
  • 0からのスタートでしたがツールのインストールからわかりやすい資料で自分で課題を完成させられる程度には2日間で成長できました。期間や時間などにも不満はなかったです。ありがとうございました"
     
以上