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FPGAトレーニングコース2016（Vivadoツール）@九州大学

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開催趣旨

本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。
①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 

FPGAとは？

Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理（デジタル）集積回路です。

近年、放 射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユー ザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを 動作させる事ができる程の回路規模を1チップに実装する事ができます。  

概要

  • 対象：FPGAに興味のある学部生, 大学院生, 研究員, 教員, 技術職員
  • 日程：2016年9月29日（木）～9月30日（金）（2日間）、9:30-17:30
  • 場所：九州大学伊都キャンパス ウエスト1号館Ｃ棟４階大会議室（W1-C-408）
  • 募集人数：20人
  • 使用言語：日本語
  • 受講料：無料
  • 申し込み受付期間： 2016年9月12日（月）から9月26日（月）まで
  • 主催：九州大学
  • 後援： Open-It、高エネルギー加速器研究機構大学等連携支援事業
  • 世話人：東城順治（九州大学）＊お問い合わせはtojo@phys.kyushu-u.ac.jpまでお願いします。

申し込みは締め切りました。

 【注意】開発ツールはXilinx社Vivado 2016 WebPACKについてのみ解説します。 

詳細

  • 講師：吉岡瑞樹(九州大学)、大石航(九州大学)、内田智久(KEK)
  • 予備知識：下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2016 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード（Digilent社Nexys4）は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備：
    • ノートPC
      • 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
        • 予備ＰＣなどは用意していません
        • ＰＣを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • Xilinx社Vivado WebPackツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • Xilinx社のインストール資料はこちら（Xilinx社のWebページ）
      • システム要件
        • OS：Windows 7、Windows 8.1、Windows 10 64-bit版（32bit 版は不可）
        • 必要搭載メモリ容量：　2GB（4GB以上を奨励します）
        • Xilinx社の詳細な資料はこちら（Xilinx社のWebページ）
      • MACを使用している方へ：　以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください（受講前に読む必要ありません）。
 

プログラム

  • 1日目 9/29（木） 9:30-17:30 
    • 9:30-9:40 全体概要
    • 9:40-10:30 予習内容の確認（50分）
    • 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述（30分）
    • 11:00-11:30 【組み合わせ回路】 RTL解析（30分）
    • 11:30-12:30 お昼休み（60分）
    • 12:30-14:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション（80分）
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装（60分）
    • 15:15-15:30  休憩（15分）
    • 15:30-17:30 【組み合わせ回路】 設計演習C1（120分） 
  • 2日目 9/30（金） 9:30-17:30
    • 9:30-10:00 【順序回路】 Verilog-HDL記述（30分）
    • 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション（30分）
    • 10:30-10:45 休憩（15分）
    • 10:45-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装（45分）
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:30 【順序回路】 設計演習S1（60分）
    • 13:30-13:45 休憩（15分）
    • 13:45-14:15 階層構造設計（30分）
    • 14:15-15:15 IPの使い方（60分）
    • 15:15-15:30 休憩(15分)
    • 15:30-17:30 設計演習（質疑応答、議論含む）（120分）

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約２週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の２次配布は禁止させていただきます。
 

アンケート

受講者の方々は下からアンケートにご協力ください。
アンケート入り口（ID/パスワード入力が必要です）
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。

 

アンケート結果（回答者数7名/参加者数7名）

Q1. 講義全体の満足度
（4択：不満足 0人、普通 0人、満足 4人、大変満足 3人）
 
Q2. 説明は分かり易かったですか？
（4択：とても分かり難い 1人、分かり難い 0人、分かり易い 4人、とても分かり易い 2人）

*補足：「とても分かり難い」を選択した方は講義全体の満足度で「大変満足」と回答している

Q3. 質問（自由欄）
なし
 
Q4. 後輩に勧めたいと思いますか？
（4択：まったく思わない 0人、思わない 0人、思う 4人、とても思う 3人）
 
Q5. 興味を持ったこと:（自由欄）

  • シミュレーションから回路に実装するまでの流れ。
  • 物理実験で使用する際のプログラム例を見てみたいと思った
  • 安い開発ボードを紹介いただいたので、自分で買って開発してみます。
  • デジタル回路の使い方。LEDの点消灯以外の制御。

Q6. 本トレーニングコースに参加した経緯を教えてください（自由欄）

  • 指導教官・上司・先輩・同僚など知人から勧められた。（2名）
  • メーリングリストで知った　（2名）
    • 研究室内
    • Open-It
  • 先生・先輩に教えていただきました。
  • 放射線検出器の読み出し開発に関していずれ必要になるため。

Q7. 本トレーニングコースに対するご意見?ご要望等（自由欄）

  • 年に何度か開催してほしい。短いスパンで開催していただきたい。
  • もう少し休み時間があればと思いました。
  • デジタル回路を専門にしていませんでしたが、とても丁寧な資料と進行で分かりやすかったです。まだ初歩の段階ですが、参加の前後でFPGAにどうやって実装していくのかがわかったような気がします。よりブラッシュアップしていくためにも、これだけで終わらせることなく勉強していきたいと思います。

以上