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FPGAトレーニングコース2017(Vivadoツール)@名古屋大学

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開催趣旨


 
本セミナーは、FPGA回路開発時に必須である開発ツールの使い方の習得を目指した、実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る、最低限の予備知識の習得を目指します。
 
受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが、他の分野の学生や若手研究者の参加も歓迎いたします。
 
FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。
①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 


FPGAとは?


 
Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理(デジタル)集積回路です。
 
近年、放射線検出器の読み出しシステムなど、物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっており、ユーザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えばCPUを組み込み、Linux OSシステムを動作させる事ができる程の回路規模を1チップに実装する事ができます。
 

概要


  • 対象:FPGAに興味のある大学院生, 研究員, 教員, 技術職員
  • 日程:2017年8月8日(火), 9日(水) (2日間)
  • 場所:名古屋大学東山キャンパス 理学部C館5階 C517室

    名古屋大学へのアクセス, 東山キャンパスマップ (会場はD2⑪にあります)

  • 募集人数:20名程度
    • 応募多数の場合は、学内応募者の優先や学外応募者の地域性を考慮して人数調整を行うことがあります。
  • 使用言語:日本語
    • English translation can be available for international students on best-effort basis. Please contact to the e-mail address below for details.
  • 受講料:無料
  • 申込期間:2017年7月10日(月) - 28日(金) 17:00
  • 主催:名古屋大学 博士課程教育リーディングプログラム「フロンティア宇宙開拓リーダー養成プログラム」
  • 後援:Open-It, KEK加速器科学技術支援事業, 九州大学 素粒子実験研究室・先端素粒子物理研究センター
  • 世話人:鈴木一仁 (名古屋大学) *お問い合わせはkazuhito@hepl.phys.nagoya-u.ac.jpまでお願いします。
 【注意】開発ツールはXilinx社Vivado 2017 WebPACKについてのみ解説します。
 

詳細

 KEKつくばキャンパスの計画停電により、8月4日17:00 - 7日11:00の間は本サイトは閲覧できません。テキスト・資料等の閲覧・ダウンロードもできませんのでのご留意ください。

  • 講師:内田智久 (KEK), 伊藤和也 (名古屋大学)
  • 予備知識:下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2017 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード(Digilent社Nexys4)は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備:
    • ノートPC
      • 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
        • 予備PCなどは用意していません
        • PCを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • Xilinx社Vivado WebPackツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • Xilinx社のインストール資料はこちら(Xilinx社のWebページ)
      • システム要件
        • OS:Windows 7、Windows 8.1、Windows 10 64-bit版(32bit 版は不可
        • 必要搭載メモリ容量: 2GB(4GB以上を奨励します)
        • Xilinx社の詳細な資料はこちら(Xilinx社のWebページ)
      • Macを使用している方へ: 以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください(受講前に読む必要ありません)。
 

プログラム

  • 1日目 8/8(火) 9:30-17:30 
    • 9:30-9:40 全体概要
    • 9:40-10:30 予習内容の確認(50分)
    • 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述(30分)
    • 11:00-11:30 【組み合わせ回路】 RTL解析(30分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-14:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション(80分)
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装(60分)
    • 15:15-15:30  休憩(15分)
    • 15:30-17:30 【組み合わせ回路】 設計演習C1(120分) 
  • 2日目 8/9(水) 9:30-17:30
    • 9:30-10:00 【順序回路】 Verilog-HDL記述(30分)
    • 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション(30分)
    • 10:30-10:45 休憩(15分)
    • 10:45-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装(45分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:30 【順序回路】 設計演習S1(60分)
    • 13:30-14:00 階層構造設計(30分)
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 IPの使い方(60分)
    • 15:15-15:30 休憩(15分)
    • 15:30-17:30 設計演習(質疑応答、議論含む)(120分)

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約2週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。資料の2次配布は禁止させていただきます。
 

アンケート

受講者の方々は下からアンケートにご協力ください。
アンケート入り口(ID/パスワード入力が必要です)
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。