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FPGAトレーニングコース2017(Vivadoツール)@核融合科学研究所

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開催趣旨


 
本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。
 
受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。
 
FPGAの回路を開発するために必要な知識は、①デジタル回路設計に関する知識と、②FPGAへの実装方法、です。①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは、②について学習します。本セミナー受講後は、自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待できます。
 
実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 
 

FPGAとは?


 
Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理(デジタル)集積回路です。
 
近年、放射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユー ザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを 動作させる事ができる程の回路規模を1チップに実装する事ができます。  
 

概要


  • 対象:FPGAに関心のある総研大生、他大学(院)生、研究員、教員、技術職員など
    • 【総研大生向け情報】: 本コースは、「平成29年度学融合レクチャー」 に採択された集中講義(2日間)です。受講申し込みを行うことで単位認定(1単位)および参加にかかる旅費等の支給を受けることができます。
    • 【他大学(院)生向け】: 本コースは、単位互換協定の有無に関わらず他大学(院)生も履修可能です。単位取得希望者は、所属大学(院)の教務担当部署で他大学科目履修手続きを行い、参加申込時にその旨をお申し出ください。
  • 日程:2017年10月19日(木)~ 10月20日(金)(2日間)、9:30~17:30
  • 場所:核融合科学研究所 シミュレーション科学実験棟1階会議室
  • 募集人数:20人 【定員になり次第、申し込み受付を終了します】
  • 使用言語:日本語
  • 受講料:無料
  • 宿泊施設:核融合研の宿泊施設(ヘリコンクラブ)が利用可能です。希望者は下記Webフォームから直接お申込下さい。
    核融合科学研究所 宿泊施設(ヘリコンクラブ)Webページへ 
  • 申し込み受付期間: 2017年 9月 1日(金)から 10月5日(木)まで ⇒ 10月13日(金) まで延長 ⇒ 受付終了しました。
  • 主催:総合研究大学院大学(平成29年度学融合レクチャー)、核融合科学研究所
  • 後援: Open-It
  • 世話人:中西秀哉(総合研究大学院大学、NIFS)*お問い合わせは、 nakanisi@nifs.ac.jp までお願いします。

申し込みは⇒こちら から 受付終了しました。

 【注意】開発ツールはXilinx社Vivado 2017 WebPACKについてのみ解説します。 


詳細


  • 講師:内田 智久(総合研究大学院大学、KEK)、中西 秀哉(総合研究大学院大学、NIFS)
  • 予備知識:下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2017 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード(Digilent社Nexys4-DDR)は開催中貸し出しますので、用意する必要はありません。
  • 各自用意する物や事前準備:
    • ノートPC
      • 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
        • 予備PCなどは用意していません
        • PCを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • Xilinx社Vivado WebPackツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • Xilinx社のインストール資料はこちら(Xilinx社のWebページ)
      • システム要件
        • OS:Windows 7、Windows 8.1、Windows 10 64-bit版(32bit 版は不可
        • 必要搭載メモリ容量: 2GB(4GB以上を奨励します)
        • USB type-Aコネクタ 1個搭載(Type-Cの場合は変換コネクタを各自用意してください)
        • Xilinx社の詳細な資料はこちら(Xilinx社のWebページ)
      • MACを使用している方へ: 以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください(受講前に読む必要ありません)。印刷物がないと画面を切り替えながら作業をすることになりとても大変です。必ず印刷して持参してください。
 

プログラム

  • 1日目 10/19(木) 9:30-17:30 
    • 9:30-9:40 全体概要(10分)
    • 9:40-10:30 予習内容の確認(50分)
    • 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述(30分)
    • 11:00-11:30 【組み合わせ回路】 RTL解析(30分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-14:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション(90分)
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装(60分)
    • 15:15-15:30  休憩(15分)
    • 15:30-17:30 【組み合わせ回路】 設計演習C1(120分) 
  • 2日目 10/20(金) 9:30-17:30
    • 9:30-10:00 【順序回路】 Verilog-HDL記述(30分)
    • 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション(30分)
    • 10:30-10:45 休憩(15分)
    • 10:45-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装(45分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:30 【順序回路】 設計演習S1(60分)
    • 13:30-14:00 階層構造設計(30分)
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 IPの使い方(60分)
    • 15:15-15:30 休憩(15分)
    • 15:30-17:30 設計演習(質疑応答、議論含む)(120分)

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約2週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の2次配布は禁止させていただきます。
 

アンケート

受講者の方々は下からアンケートにご協力ください。
アンケート入り口(ID/パスワード入力が必要です)
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。