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FPGAトレーニングコース2017(Vivadoツール)@佐賀大学

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開催趣旨


本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者として、FPGA回路開発未経験の学生を想定しています。特に、物理実験系に所属する(i.e. 必ずしも電気電子工学を専門としない)学生を受講対象としていますが、他の分野の学生や若手研究者、企業の方の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。
①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 

補足)テキストのみの配布について:テキストのみの配布は行っておりません。理由は本トレーニングコースのテキストは実習内容を説明するための利用を想定しており、テキストのみで学習することは想定していません。テキストのみ配布し誤解を招くことは主催者の意図に反しますので配布は行っておりません。


FPGAとは?


Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理(デジタル)集積回路です。

近年、放射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユー ザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを 動作させる事ができる程の回路規模を1チップに実装する事ができます。  


概要


  • 対象:FPGAに興味のある学部生、大学院生、研究員、教員、技術職員、企業の方
  • 日程:2017年9月19日(火)~9月20日(水)(2日間)、9:30-17:30
  • 場所:佐賀大学 本庄キャンパス 理工1号館 中棟3階 314多目的演習室
  • 募集人数:20人
  • 使用言語:日本語
  • 受講料:無料
  • 申し込み受付期間: 2017年8月22日(火)から9月9日(土)まで
  • 主催: 佐賀大学
  • 共催: 九州大学、宮崎大学、長崎総合科学大学
  • 後援: Open-It、高エネルギー加速器研究機構大学等連携支援事業
  • 世話人:房安貴弘(佐賀大学)、東城順治(九州大学)、武田彩希(宮崎大学)、大山健(長崎総合科学大学)
    *お問い合わせはfusayasu at cc.saga-u.ac.jp (at→@) までお願いします。

申し込みは締め切りました。

 【注意】開発ツールはXilinx社Vivado 2017 WebPACKについてのみ解説します。 


詳細


  • 講師:房安貴弘 (佐賀大学)、内田智久 (KEK)
  • 予備知識:下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2017 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード(Digilent社Nexys4)は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備:
    • ノートPC
      • 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
        • 予備PCなどは用意していません
        • PCを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • Xilinx社Vivado WebPackツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • Xilinx社のインストール資料はこちら(Xilinx社のWebページ)
      • システム要件
        • OS:Windows 7、Windows 8.1、Windows 10 64-bit版(32bit 版は不可
        • 必要搭載メモリ容量: 2GB(4GB以上を奨励します)
        • Xilinx社の詳細な資料はこちら(Xilinx社のWebページ)
      • MACを使用している方へ: 以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください(受講前に読む必要ありません)。印刷物がないと画面を切り替えながら作業をすすることになりとても大変です。必ず印刷して持参してください。
 

プログラム

  • 1日目 9/19(火) 9:30-17:30 
    • 9:30-9:40 全体概要
    • 9:40-10:30 予習内容の確認(50分)
    • 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述(30分)
    • 11:00-11:30 【組み合わせ回路】 RTL解析(30分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-14:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション(80分)
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装(60分)
    • 15:15-15:30  休憩(15分)
    • 15:30-17:30 【組み合わせ回路】 設計演習C1(120分) 
  • 2日目 9/20(水) 9:30-17:30
    • 9:30-10:00 【順序回路】 Verilog-HDL記述(30分)
    • 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション(30分)
    • 10:30-10:45 休憩(15分)
    • 10:45-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装(45分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:30 【順序回路】 設計演習S1(60分)
    • 13:30-14:00 階層構造設計(30分)
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 IPの使い方(60分)
    • 15:15-15:30 休憩(15分)
    • 15:30-17:30 設計演習(質疑応答、議論含む)(120分)
      (最終コマは演習のため、16時頃に自由解散とする予定です。)

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約2週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の2次配布は禁止させていただきます。
 

アンケート

受講者の方々は下からアンケートにご協力ください。
アンケート入り口(ID/パスワード入力が必要です)
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。