FPGAトレーニングコース2019（Vivadoツール）@東北大学

開催趣旨

本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は(1)デジタル回路設計に関する知識と(2)FPGAへの実装方法です。

(1)に関しては書籍などにより習得する事が出来ますが、(2)に関しては良い習得方法がありません。そこで本セミナーでは(2)について学習します。

本セミナー受講後は自分で設計した回路をFPGAに実装して動かすことができるので、(1)の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。

補足）テキストのみの配布について：テキストのみの配布は行っておりません。理由は本トレーニングコースのテキストは実習内容を説明するための利用を想定しており、テキストのみで学習することは想定していません。テキストのみ配布し誤解を招くことは主催者の意図に反しますので配布は行っておりません。

FPGAとは？

Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理（デジタル）集積回路です。

近年、放射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユーザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを動作させる事ができる程の回路規模を1チップに実装する事ができます。

概要

対象：FPGAに興味のある学部生、大学院生、研究員、技術職員
日程：2019年11月7日（木）～ 11月8日（金）（2日間）、9:30-17:30
場所：東北大学　ニュートリノ科学研究センター　別館224室
- キャンパスマップ(地図中のI-04の建物(センター本館)の西隣に別館224室があります。直接別館224室から入ってスリッパに履き替えてください)
募集人数：20人
使用言語：日本語
受講料：無料
申し込み受付期間：
- 学内募集 2019年10日7日（月）から10月10日（木）まで
- 学外募集 2019年10日11日（金）から10月20日（日）まで
主催：東北大学大学ニュートリノ科学研究センター、理学研究科物理学専攻原子核物理グループ
後援：東北大学宇宙創成物理学国際共同大学院プログラム、Open-It
世話人：三輪浩司（東北大学原子核物理）、石徹白晃治（東北大学ニュートリノ）＊お問い合わせはmiwa9@lambda.phys.tohoku.ac.jpまでお願いします。

【注意】開発ツールはXilinx社Vivado 2018 WebPACKについてのみ解説します。

詳細

講師：石徹白晃治（東北大学ニュートリノ）、濵田　英太郎（KEK）
予備知識：下のテキストの内容を受講前に理解しておくこと
- 予習用資料(PDF)
実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2019 WebPACKです。
実習で使用するFPGAが搭載されたボード（Digilent社Nexys4-DDR）は開催中貸し出しますので用意する必要ありません。
各自用意する物や事前準備：
- ノートPC
  - 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
    - 予備ＰＣなどは用意していません
    - ＰＣを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
  - Xilinx社Vivado WebPackツールがインストールされていること
    - インストール方法はこちらの資料を参照して下さい。
    - Xilinx社のインストール資料はこちら（Xilinx社のWebページ）
  - システム要件
    - OS：Windows 7、Windows 8.1、Windows 10 64-bit版（32bit 版は不可）
    - 必要搭載メモリ容量：　2GB（4GB以上を奨励します）
    - USB type-Aコネクタ 1個搭載（Type-Cの場合は変換コネクタを各自用意してください）
    - Xilinx社の詳細な資料はこちら（Xilinx社のWebページ）
  - MACを使用している方へ：　以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
    - デュアルブートでWindowsインストールした環境
    - 仮想環境VMware Fusionを用いてWindowsをインストールした環境
- 演習時に使用する筆記具とノート
- 以下の資料を印刷して持参してください（受講前に読む必要ありません）。印刷物がないと画面を切り替えながら作業をすすることになりとても大変です。必ず印刷して持参してください。

プログラム

1日目 11/7（木） 9:30-17:30
- 9:30-9:40 全体概要
- 9:40-10:30 予習内容の確認（50分）
- 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述（30分）
- 11:00-11:30 【組み合わせ回路】 RTL解析（30分）
- 11:30-12:30 お昼休み（60分）
- 12:30-14:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション（80分）
- 14:00-14:15 休憩(15分)
- 14:15-15:15 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装（60分）
- 15:15-15:30 休憩（15分）
- 15:30-17:30 【組み合わせ回路】設計演習C1（120分）
2日目 11/8（金） 9:30-17:30
- 9:30-10:00 【順序回路】 Verilog-HDL記述（30分）
- 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション（30分）
- 10:30-10:45 休憩（15分）
- 10:45-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装（45分）
- 11:30-12:30 お昼休み(60分)
- 12:30-13:30 【順序回路】設計演習S1（60分）
- 13:30-14:00 階層構造設計（30分）
- 14:00-14:15 休憩（15分）
- 14:15-15:15 IPの使い方（60分）
- 15:15-15:30 休憩(15分)
- 15:30-17:30 設計演習（質疑応答、議論含む）（120分）

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。

パスワードの有効期限は受講後約２週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。

資料の２次配布は禁止させていただきます。

実習ボード回路図(Digilent社のページ)
実習ボード・リファレンスマニュアル（Digilent社のページ）
実習風景写真

アンケート

受講者の方々は下からアンケートにご協力ください。

アンケート入り口（ID/パスワード入力が必要です）

トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。

アンケート結果（回答者数10名/参加者数14名）

Q1. 講義全体の満足度（4択：不満足 0人、普通 0人、満足 3人、大変満足 7人）

Q2. 説明は分かり易かったですか？（4択：とても分かり難い 2人、分かり難い 0人、分かり易い 2人、とても分かり易い 6人）

Q3. 後輩に勧めたいと思いますか？（4択：まったく思わない 0人、思わない 1人、思う 4人、とても思う 5人）

Q4. 興味を持ったこと:（自由欄）

複雑な回路設計／HDLの記述方式
IPにはMMCMの他にどのようなものがあるのか。
最後の課題のI4では明らかにIF文で書く内容であったが、全てAND、ORで書けて面白かった。
FPGAの実装の手順。

Q5. 本トレーニングコースに参加した経緯を教えてください（自由欄）

教官から勧められた（6名）
GP-PU実験の履修のため（2名）

Q6. 本トレーニングコースに対するご意見、ご要望等（自由欄）

短期間でFPGAの基礎事項を実践的に学ぶことができる良い場だと感じた.Vivado使用方法は，皆，初期段階の時点であらかた把握できていそうだったので，もっと本質的な回路の理解及びそれに対応するHDL記述について詳細な講義があると満足度が上るのではないか．全体としては大変満足しました．ありがとうございました
参考とするテキストがわかりやすく整備されており、全く不慣れな私でもテキストに沿って進めることで講義の内容を理解することができました。
大変わかりやすい講義でありがたかったです。
説明が丁寧で分かりやすかったのと、進度が個人的に丁度良かったので、今回くらいのペースで進めていただけてありがたかったです。
初めてのVerilogとFPGAでしたが、全体像に関して理解する事ができました。ありがとうございました。

以上