初任者研修2022 FPGA回路実習

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開催趣旨

本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。

FPGAの回路を開発するために必要な知識は(1)デジタル回路設計に関する知識と(2)FPGAへの実装方法です。

(1)に関しては書籍などにより習得する事が出来ますが、(2)に関しては良い習得方法がありません。そこで本セミナーでは(2)について学習します。

本セミナー受講後は自分で設計した回路をFPGAに実装して動かすことができるので、(1)の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 

FPGAとは？

Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理（デジタル）集積回路です。

近年、放射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユー ザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを 動作させる事ができる程の回路規模を1チップに実装する事ができます。  

概要

  • 対象：FPGAに興味のある技術職員
  • 日程：2022年6月28日（火）13:00 ～ 6月29日（水）17:00
  • 場所：先端計測実験棟多目的室
  • 募集人数：10人程度
  • 世話人：田内一弥　＊お問い合わせはkazuya.tacuhi@kek.jpまでお願いします。

 

詳細

  • 講師：田内一弥(KEK)
  • 予備知識：下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2020 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード（Digilent社Nexys4）は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備：
    • ノートPC
      • 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
        • 予備ＰＣなどは用意していません
        • ＰＣを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • Xilinx社Vivado WebPackツールがインストールされていること
      • システム要件
        • OS：Windows 7、Windows 8.1、Windows 10 64-bit版（32bit 版は不可）
        • 必要搭載メモリ容量：　2GB（4GB以上を奨励します）
        • USB type-Aコネクタ 1個搭載（Type-Cの場合は変換コネクタを各自用意してください）
        • Xilinx社の詳細な資料はこちら（Xilinx社のWebページ）
      • MACを使用している方へ：　以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
          • 下のWebページの内容を適用すると高速になるとの情報があります
          • https://freesoft.tvbok.com/freesoft/virtual/vmware_tuning.html
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください（受講前に読む必要ありません）。印刷物がないと画面を切り替えながら作業をすすることになりとても大変です。必ず印刷して持参してください。
 

プログラム

  • 1日目 6/28（x） 13:00-17:00
    • 全体概要
    • 予習内容の確認
    • 【組み合わせ回路】 Verilog-HDL記述
    • 【組み合わせ回路】 RTL解析
    • 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション
    • 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装
    • 【組み合わせ回路】 設計演習C1
  • 2日目 6/29（x） 9:30-17:00
    • 【順序回路】 Verilog-HDL記述（30分）
    • 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション（30分）
    • 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装（45分）
    • 【順序回路】 設計演習S1
    •  階層構造設計
    •  IPの使い方
    •  設計演習（質疑応答、議論含む）

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約２週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の２次配布は禁止させていただきます。