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FPGAトレーニングコース2023（Vivadoツール）@九州大学

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開催趣旨

本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は(1)デジタル回路設計に関する知識と(2)FPGAへの実装方法です。
(1)に関しては書籍などにより習得する事が出来ますが、(2)に関しては良い習得方法がありません。そこで本セミナーでは(2)について学習します。

本セミナー受講後は自分で設計した回路をFPGAに実装して動かすことができるので、(1)の学習効果が向上する事も期待しています。

実習で使用するFPGAはAMD社Artix-7シリーズ、使用HDLはVerilog-HDLです。 

補足）テキストのみの配布について：テキストのみの配布は行っておりません。本トレーニングコースのテキストは実習内容を説明するための利用を想定しており、テキストのみで学習することは想定していません。テキストのみ配布し誤解を招くことは主催者の意図に反しますので配布は行っておりません。

FPGAとは？

Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理（デジタル）集積回路です。

近年、放射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユーザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを 動作させる事ができる程の回路規模を1チップに実装する事ができます。  

概要

  • 対象：FPGAに興味のある大学院生, 研究員, 教員, 技術職員
  • 日程：2024年2月20日（火）～2月21日（水）（2日間）、9:30-17:30
  • 場所：九州大学伊都キャンパス ウエスト1号館A棟7階物理会議室（W1-A-711）
  • 募集人数：20人
  • 使用言語：日本語
  • 受講料：無料
  • 申し込み受付期間： 2023年12月18日（月）から2024年1月19日（金）まで　
  • 参加申し込み:
      定員に達したため受付は終了しました。
    • 主催：九州大学
    • 後援： Open-It、日本学術振興会研究拠点形成事業「ミューオン素粒子物理学の国際研究拠点形成」
    • 世話人：吉岡瑞樹（九州大学）、東城順治（九州大学）＊お問い合わせはyoshioka@phys.kyushu-u.ac.jpまでお願いします

 【注意】開発ツールはAMD社Vivado ML Standard 2023.1についてのみ解説します。 

詳細

  • 講師：田内一弥 (KEK)
  • 予備知識：下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはAMD社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはAMD社Vivado ML Standard 2023.1です。
  • 実習で使用するFPGAが搭載されたボード（Digilent社Nexys4）は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備：
    • ノートPC
      • 以下のVivado ML Standard 2023.1ツールがインストールされているPCを用意できない場合は受講できません
        • 予備ＰＣなどは用意していません
        • ＰＣを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • AMD社Vivado ML Standard 2023.1ツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • AMD社のインストール資料はこちら（AMD社のWebページ）
      • システム要件
        • OS：Windows 10, Windows 11 64-bit版（32bit 版は不可）
        • 必要搭載メモリ容量：　2GB（4GB以上を奨励します）
        • USB type-Aコネクタ 1個搭載（Type-Cの場合は変換コネクタを各自用意してください）
      • MACを使用している方へ：　以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
          • 下のWebページの内容を適用すると高速になるとの情報があります
          • https://freesoft.tvbok.com/freesoft/virtual/vmware_tuning.html
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください（受講前に読む必要ありません）。印刷物がないと画面を切り替えながら作業をすすることになりとても大変です。必ず印刷して持参してください。
 

プログラム

  • 1日目 2/20（火） 9:30-17:30 
    • 9:30-9:40 全体概要
    • 9:40-10:30 予習内容の確認（50分）
    • 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述（30分）
    • 11:00-11:30 【組み合わせ回路】 RTL解析（30分）
    • 11:30-12:30 お昼休み（60分）
    • 12:30-14:00 【組み合わせ回路】 AMD社Vivadoを用いた論理シミュレーション（80分）
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 【組み合わせ回路】 AMD社Vivadoを用いたFPGAへの実装（60分）
    • 15:15-15:30  休憩（15分）
    • 15:30-17:30 【組み合わせ回路】 設計演習C1（120分） 
  • 2日目 2/21（水） 9:30-17:30
    • 9:30-10:00 【順序回路】 Verilog-HDL記述（30分）
    • 10:00-10:30 【順序回路】 AMD社Vivadoを用いた論理シミュレーション（30分）
    • 10:30-10:45 休憩（15分）
    • 10:45-11:30 【順序回路】 AMD社Vivadoを用いたFPGAへの実装（45分）
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:30 【順序回路】 設計演習S1（60分）
    • 13:30-14:00 階層構造設計（30分）
    • 14:00-14:15 休憩（15分）
    • 14:15-15:15 IPの使い方（60分）
    • 15:15-15:30 休憩(15分)
    • 15:30-17:30 設計演習（質疑応答、議論含む）（120分）

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約２週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の２次配布は禁止させていただきます。
 

アンケート

受講者の方々は下からアンケートにご協力ください。
アンケート入り口（ID/パスワード入力が必要です）
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。