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Verilog-HDL入門

Web版 Verilog-HDL入門

Verilog-HDL入門

2011年8月9日 修正: 2010年8月3日 公開

内田智久 e-sys, IPNS, KEK

トップページ http://research.kek.jp/people/uchida/

はじめに

回路設計未経験者向けに必要最低限のVerilog-HDL文法を解説した入門書です。

専門家向けに書かれた市販書籍は情報が多すぎるため、回路設計初心者からみると最低限何をどのように使えば良いのか分かりません。これは、対象読者が論理回路設計経験(出来る事)を前提に書かれてているからです。

この文書の目的は“とにかくHDLで回路を表現できる事”であり、作業効率を上げるための便利な記述やエレガントな記述などは解説しません。この文章を理解した後は市販の書籍を読んで自分にあった記述方法を習得してください。

予備知識

  • ブロック図と回路図とは何かを知っている
  • 階層構造回路の概念
  • 基本4要素AND, OR, INVゲートおよびD-FFの動作を理解している
  • 同期回路設計を知っている
  • ステートマシンを知っている

この文書では設計方法は同期回路設計、シミュレーションは論理シミュレーションの2つを使用する事を前提に話を進めます。

目次

参考文献

以下の文献を参考にさせていただきました。

  • 小林 優、“入門Verilog-HDL記述”、CQ出版
  • 小林 優、デザインウェーブ付録“はじめてでも使える HDL文法ガイド”、CQ出版
  • 枝 均、“Verilog-HDLによるテストベンチ”、テクノプレス
  • 安岡 貴志、“デジタルデザインテクノロジ10月増刊号 Verilog HDL & VHDL テストベンチ記述の初歩”、CQ出版

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