Verilog-HDL入門

Web版 Verilog-HDL入門

2011年8月9日修正：　2010年8月3日公開

内田智久 e-sys, IPNS, KEK

はじめに

回路設計未経験者向けに必要最低限のVerilog-HDL文法を解説した入門書です。

専門家向けに書かれた市販書籍は情報が多すぎるため、回路設計初心者からみると最低限何をどのように使えば良いのか分かりません。これは、対象読者が論理回路設計経験（出来る事）を前提に書かれてているからです。

この文書の目的は“とにかくHDLで回路を表現できる事”であり、作業効率を上げるための便利な記述やエレガントな記述などは解説しません。この文章を理解した後は市販の書籍を読んで自分にあった記述方法を習得してください。

この文書では設計方法は同期回路設計、シミュレーションは論理シミュレーションの2つを使用する事を前提に話を進めます。

以下の文献を参考にさせていただきました。

ここに書かれている内容について注意をしていますが、その内容について保証するものではありません。ウェブサイトの使用ならびに閲覧によって生じたいかなる損害にも責任を負いかねます。

本サイトの内容を引用する場合、参照先として本ページまたはホームページを示してください。引用について許可を取る必要はありません。もちろん、リンクは自由です。