現在位置: ホーム 教育・連携 2016 FPGAトレーニングコース 核融合科学研究所 FPGAトレーニングコース2016(Vivadoツール)@核融合科学研究所

FPGAトレーニングコース2016(Vivadoツール)@核融合科学研究所

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開催趣旨


本セミナーはFPGA回路開発時に必須である開発ツールの使い方の習得を目指した実習形式の未経験者向けのセミナーです。セミナー終了後に独学で開発を進める事が出来る最低限の予備知識の習得を目指します。

受講対象者としてFPGA回路開発未経験の電気電子工学を専門としない学生を想定しています。特に物理実験系に所属する学生を受講対象としていますが他の分野の学生や若手研究者の参加も歓迎いたします。

FPGAの回路を開発するために必要な知識は①デジタル回路設計に関する知識と②FPGAへの実装方法です。
①に関しては書籍などにより習得する事が出来ますが、②に関しては良い習得方法がありません。そこで本セミナーでは②について学習します。

本セミナー受講後は自分で設計した回路をFPGAへ実装して動かすことができるので、①の学習効果が向上する事も期待しています。

実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDLです。 


FPGAとは?


Field Prgrammable Gate Arrays (FPGA)はユーザーがプログラム可能な論理(デジタル)集積回路です。

近年、放射線検出器の読みだしシステムなどの物理実験で多用されています。一つのFPGAに搭載できる回路規模は非常に大きくなっておりユー ザーが希望する信号処理の多くを1チップに搭載できるようになりました。例えば、CPUを組み込みLinux OSシステムを 動作させる事ができる程の回路規模を1チップに実装する事ができます。  


概要


  • 【総研大生向け情報】:
  • 対象:FPGAに興味のある大学院生, 研究員, 教員, 技術職員
  • 日程:2016年10月26日(水)~10月27日(木)(2日間)、9:30-17:30
  • 場所:核融合科学研究所 (NIFS) シミュレーション科学実験棟1階会議室
  • 募集人数:20人
  • 使用言語:日本語
  • 受講料:無料
  • 申し込み受付期間: 2016年9月20日(火)から10月18日(火)まで
     (定員に達しましたので、受付を終了いたしました。)
  • 主催:総合研究大学院大学(H28年度学融合レクチャ―)、核融合科学研究所
  • 後援: Open-It, KEK加速器科学技術支援事業, 名古屋大学「フロンティア宇宙開拓リーダー養成プログラム」
  • 世話人:中西秀哉 (NIFS) *お問い合わせは nakanisi@nifs.ac.jp までお願いします。

受付は、終了しました。

 【注意】開発ツールはXilinx社Vivado 2016 WebPACKについてのみ解説します。 


詳細


  • 講師:内田智久 (KEK)、中西秀哉 (NIFS)
  • 予備知識:下のテキストの内容を受講前に理解しておくこと
  • 実習で使用するFPGAはXilinx社Artix-7シリーズ、使用HDLはVerilog-HDL、開発ツールはXilinx社Vivado 2016 WebPACKです。
  • 実習で使用するFPGAが搭載されたボード(Digilent社Nexys4)は開催中貸し出しますので用意する必要ありません。
  • 各自用意する物や事前準備:
    • ノートPC
      • 以下のVivado WebPackツールがインストールされているPCを用意できない場合は受講できません
        • 予備PCなどは用意していません
        • PCを用意せず参加した場合、聴講のみとなり実習ができなくなる事をご承知おきください
      • Xilinx社Vivado WebPackツールがインストールされていること
        • インストール方法 はこちらの資料を参照して下さい。
        • Xilinx社のインストール資料はこちら(Xilinx社のWebページ)
      • システム要件
        • OS:Windows 7、Windows 8.1、Windows 10 64-bit版(32bit 版は不可
        • 必要搭載メモリ容量: 2GB(4GB以上を奨励します)
        • Xilinx社の詳細な資料はこちら(Xilinx社のWebページ)
      • MACを使用している方へ: 以下の環境での動作は確認されていますが他の環境での動作確認されていませんので注意してください。
        • デュアルブートでWindowsインストールした環境
        • 仮想環境VMware Fusionを用いてWindowsをインストールした環境
    • 演習時に使用する筆記具とノート
    • 以下の資料を印刷して持参してください(受講前に読む必要ありません)。
 

プログラム

  • 1日目 10/26(水) 9:30-17:30 
    • 9:30-9:40 全体概要
    • 9:40-10:30 予習内容の確認(50分)
    • 10:30-11:00 【組み合わせ回路】 Verilog-HDL記述(30分)
    • 11:00-11:30 【組み合わせ回路】 RTL解析(30分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-14:00 【組み合わせ回路】 Xilinx社Vivadoを用いた論理シミュレーション(80分)
    • 14:00-14:15 休憩(15分)
    • 14:15-15:15 【組み合わせ回路】 Xilinx社Vivadoを用いたFPGAへの実装(60分)
    • 15:15-15:30  休憩(15分)
    • 15:30-17:30 【組み合わせ回路】 設計演習C1(120分) 
  • 2日目 10/27(木) 9:30-17:30
    • 9:30-10:00 【順序回路】 Verilog-HDL記述(30分)
    • 10:00-10:30 【順序回路】 Xilinx社Vivadoを用いた論理シミュレーション(30分)
    • 10:30-10:45 休憩(15分)
    • 10:45-11:30 【順序回路】 Xilinx社Vivadoを用いたFPGAへの実装(45分)
    • 11:30-12:30 お昼休み(60分)
    • 12:30-13:30 【順序回路】 設計演習S1(60分)
    • 13:30-13:45 休憩(15分)
    • 13:45-14:15 階層構造設計(30分)
    • 14:15-15:15 IPの使い方(60分)
    • 15:15-15:30 休憩(15分)
    • 15:30-17:30 設計演習(質疑応答、議論含む)(120分)

テキスト

閲覧するためには受講者用ID/パスワード入力が必要です(別途ご連絡いたします)。
パスワードの有効期限は受講後約2週間に設定されています。ファイルのダウンロードは受講後速やかに終わらせるようお願いします。
資料の2次配布は禁止させていただきます。
 

アンケート

受講者の方々は下からアンケートにご協力ください。
アンケート入り口(ID/パスワード入力が必要です)
トレーニングコースは今後も継続する予定です。より良いものにするために是非お願いいたします。

 

アンケート結果(回答者数20名/参加者数20名)


Q1. 講義全体の満足度
(4択:不満足 0人、普通 2人、満足 8人、大変満足 10人)
 
Q2. 説明は分かり易かったですか?
(4択:とても分かり難い 0人、分かり難い 0人、分かり易い 7人、とても分かり易い 13人)

Q3. 質問(自由欄)
なし
 
Q4. 後輩に勧めたいと思いますか?
(4択:まったく思わない 0人、思わない 0人、思う 9人、とても思う 11人)
 
Q5. 興味を持ったこと:(自由欄)

  • モジュール化できるということ
  • システムプログラムと違い、assginで書かれたところが並行して働くので、マルチスレッドのプログラムに似ていると思った
  • これまで実験で、アナログ・デジタルで作製した回路を使用していましたが、今後は活用できそうです。
  • とにかく、FPGAのボードを使って演習できたのが、大変嬉しかった。
  • 大規模な回路を制作するときの、階層化のテクニック。
  • シミュレーションの具体的な使い方, MMCM
  • 実験では信号の周波数復調にFPGAを使っているのですが、そのような複雑な処理をするためのIPの種類や設計についてもっと知りたいと思います。
  • IPの活用
  • 基本的なコードの書き方や、間違えにくいようにする書き方。

Q6. 本トレーニングコースに参加した経緯を教えてください(自由欄)

  • 指導教官・上司・先輩・同僚など知人から勧められた。(3名)
  • メーリングリストで知った (6名)
    • 研究室・所内(3名)
    • 総研大(2名)
    • プラ研学会(1名)
  • Webで調べて・Webを見て(3名)

Q7. 本トレーニングコースに対するご意見?ご要望等(自由欄)

  • 楽しかったです。できればさらにレベルの高い(中級者向け?)トレーニングコースも用意していただけるとありがたいです。
  • 学び始める際の最初の障壁である、ツールの使い方の「お作法」に的を絞って解説していただけたのが有難いことでした。必要最低限の内容を十分に理解できたと思います。
  • Vivado 全体の使い方はもちろんですが、シミュレーションや IP の使い方など独学ではなかなかわかりにくい点をわかりやすく説明していただき、大変参考になりました。誠にありがとうございました。
  • HDLで設計するときに、どうしてもプログラミングと同じような思考になってしまっていたので、ハードウェアだという認識で設計を始めるための、良いきっかけになりました。シリアル通信やイーサネットでの外部との通信をHDLでどのように組むのか、興味があります。
  • 大変参考になりました。ありがとうございました。
  • 演習を行うまでの時間が早く感じました。それ以外は演習時間を多く作ってもらい、大変よく感じました。
  • 予習資料を事前配布してもらい、大変理解の助けになりました。
  • 是非、毎年行ってほしいと思いました。
  • 大変参考になりました。ありがとうございました。
  • FPGAにはこれまで馴染みがなく、回路についての知識も殆どなかったのですが、説明や資料が丁寧だったので最後まで演習することができました。また、普段みる機会がない施設が見学できたり、最後のワークショップでは実際の実験でどのように使用されているのかがわかり良かったです。
  • とても丁寧で分かりやすかったです。
  • 面白いですが疲れました。どうしても理解が固まらないまま次に進む場面が出てきました
  • 入門編ということだが、デジタル回路等をちゃんと理解していないと講義についていくのが大変であると感じた。講義資料を事前に見られていればもっと理解が深まったのではないかと思う。
  • プログラミング自体1年半ぶりであったためついていくのが大変だったし、進度が早かった。これからやっていく上で少しは書く作業が身につくかな、と期待したが量が多くて消化不良気味になった感じが否めない。もっともこれは、FPGAにプログラミングを書き込む手順が多いことも一因ではあるのだが。全体の流れとしてこんなことをやっていくということがわかったのはよかった。
  • (個人の)特定を防ぐため、アンケートに大学名を書かせるのはよくない気がする。

以上