アトラス実験MDT検出器用メザニンカードの開発

本プロジェクトでは、高輝度LHCにおいてアトラス実験のMDT (Monitored Drift Tube)検出器で使用することを目標に、メザニンカードの試作機を製作し動作の検証を行った。メザニンカードは、3つのASDチップ、1つのFPGAなどから構成される。FPGA上に、ドリフト時間測定を目的とした0.78 ns刻みのTDCを構成する。40 MHzの基準クロックに同期した4つの異なる位相を持つ320 MHzクロックを用いることで、0.78 ns刻みを実現する。本プロジェクトでは、界隈で使用実績があるXilinx社のKintex-7 FPGAを用いた。

• 堀井泰之, Horii Yasuyuki (代表:名古屋大学, 助教)
• 戸本誠, Tomoto Makoto (名古屋大学, 准教授) 
• 佐野祐太, Sano Yuta* (名古屋大学, M2) 
• 水越健太, Mizukoshi Kenta* (名古屋大学, M1) 
• 宿谷琴子, Shukutani Kotoko* (名古屋大学, M1)
• 佐々木修, Sasaki Osamu (KEK, 教授) 
• 内田智久, Uchida Tomohisa (KEK, 准教授)
• 池野正弘, Ikeno Masahiro (KEK, シニアフェロー) 

高輝度LHCにおけるアトラス実験のMDT検出器用フロントエンドカードの試作機。
8チャンネルのASDチップを3つ実装する。アトラス実験で使用しているASDチップのスペアを利用する。
Xilinx社のKintex-7 FPGAを1つ実装する。FPGA上に、0.78 ns刻みのTDCを24チャンネル構築する。
FPGAは、40 MHzの基準クロック入力を要する。
基準クロックの周波数を110 MHzに上げることで、刻み幅0.28 nsまで拡張可能である。
SFP+を用い、信号出力および制御用信号入力を行う。

• 水越健太, 戸本誠, 堀井泰之, 佐野祐太, 宿谷琴子, 佐々木修, 内田智久, 池野正弘, 他ATLAS日本トリガーグループ, 「高輝度LHC-ATLAS実験に向けたMDT検出器のフロントエンド回路開発」, 日本物理学会2016年秋季大会, 2016年.
• 水越健太, 「高輝度LHC-ATLAS実験に向けたFPGA-TDCを搭載したミュー粒子検出器用フロントエンド回路の開発」, 修士論文, 2017年.
• ATLAS Collaboration, "Technical Design Report for the Phase-II Upgrade of the ATLAS Muon Spectrometer" (Chapters 2 and 6), CERN-LHCC-2017-017, ATLAS-TDR-026, https://cds.cern.ch/record/2285580, 2017年.

http://openit.kek.jp/project/atlas_mdt_mezzanine/bxjv20