ADC HRTDC with DRS4

• 五十嵐洋一   KEK
• 高橋智則    理研 
• 谷田聖     ソウル大
• 冨田夏希    京大
• 中井恒     東大
• 新山雅之   京大 (代表)
• 本多良太郎   東北大 
• 水谷圭吾    京大 

1G~6GHｚ程度のサンプリング周波数で波形を保存可能なSCAであるDRS4チップを用いて、ディレイラインが不必要なADCを開発する。

ADCはGate内に波形が入るようにするために信号側にディレイを挿入するのが一般的であるが、ケーブルディレイはコスト的にはスペース的にも負担が大きいのが常に問題となる。

そこで波形をアナログ的に2us秒分DRS4チップ内部に保存し、後から時間をさかのぼってA/D変換を行う。データ出力は転送量を抑えるために波形ではなくGate内の値の積分値のみとして、既存のQDCのような使い方が出来るようにする。もちろん波形読み出しも可能である。

また、コンパレータを搭載しdiscriminatorとしての機能も果たす。更にFPGAを利用したHRTDCの実装方法を用いて、FPGA内部にLSB精度30ps程度のHRTDCを実装する事を目指す。

データ出力及び制御にはSiTCPを利用する。

この基板はDRS4を利用するためのノウハウを蓄積するための試験基板であり、正常に動くことを保証した本番用基板ではありません。

実際多くの問題点がこの基板には存在し、まともに物理実験で使えるクオリティではありません。

その失敗を元にして新しいDRS4の基板を開発したいという問い合わせは歓迎しますし技術協力もしますが、

この基板を買ったから動くようになるまでサポートしてほしいという要請には一切お答えしませんので購入の際にはご注意ください。

本回路は、ROESTI(Straw-DAQ)及びIACT-PMT readoutから技術提供を受けています。

• 16ch入力。
• 1GHｚサンプリング、2us分のアナログバッファー。（DRS4を使用）
• discriminatorを搭載し、LVDS規格で出力。
• AD9637で波形を処理し、Dead timeは10us以下。
• tapped delay line方式のHRTDCをFPGAに実装し、LSB = 30psのTDCを内蔵する（目標）。
• KEK VMEクレート準拠。COPPER trigger 配布規格準拠。
• J0コネクタのみ実装。
• 100MbpsのSiTCPを搭載。

本モジュール（GN-12107-1(R)）

• 回路図 DSN

東北大学ストレンジネス核物理グループ

PSI (DRS4開発元)