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AMANEQ (連続読み出しDAQ用フロントエンド主回路)

概要
J-PARC E50実験ではトリガーレスでFEEからデータを収集し、ソフトウェアで選別お行う連続読み出しDAQの導入を進めている。
連続読み出しDAQにおけるFEEは全ヒットデータをPCへ送信する必要がある事かから、高速なデータリンクと十分な容量のバッファを有する必要がある。
本回路はE50実験におけるFEEの中心的役割を果たす予定であり、名称を
A main electronics for network oriented trigger-less data aquisition system (AMANEQ) とする。
10GbE版SiTCPであるSiTCP-XGを使用し、2GbのDDR3 SDRAMを搭載する。
これまでJ-PARCハドロンで開発した資産の再利用のため、メザニンスロットをHadron Universal Logic module (HUL) と互換とする。
 
メンバー
  • 本多良太郎 (代表: KEK 素核研)
  • 高橋智則 (理化学研究所)
  • 池野正弘 (KEK 素核研)
  • 庄子正剛 (KEK 素核研

 

機能・特徴

基板特徴

基板サイズ
  • VME 6Uサイズ(サイズのみ。VMEバスは存在しない。)
  • バックプレーンや電源がないVMEサブラックに挿入可能
FPGA
  • Kintex-7, XC7K-160T-2FFG676 (speed grade -2)
DDR3-SDRAM
  • 最大DDR3-1333で動作, バス幅16ビット
  • 容量2Gb
データ通信
  • 10Gbpsまで通信可能なGTXトランシーバを2つSFP+モジュールに接続。
  • SiTCPおよびSiTCP-XGで通信可能。SiTCPは2つ実装可能であり、2リンクで通信可能。
メイン入力ポート
  • 64ch差動入力, LVDS/ECLをサポート, HULと互換
メザニンスロット
  • HULと互換のスロットを2つ搭載。HR-TDCなどHULの資産が利用可能。
  • どうしてもIOを追加したい場合要に、差動1ペア、単一単2本が接続可能な小型メザニンスロットが上部に存在。
マスタークロック受信
  • Belle2 triggerポート互換のRJ45
電源
  • DC 35V(それよりも低くても可)
NIM I/O
  • 入力x2, 出力x2
 

FPGA機能

開発中
 
公開予定リソース
回路図、FPGA FWを公開予定です。
試験及び開発中のため、個別にご相談ください。
リリーリスできるようになった時点でここでパッケージ化して公開予定です。

 

図・写真等

AMANEQの写真

VME 6Uサイズ基板であるがVMEであればバックプレーンとなる側に信号入力がある。
この関係からHULとはメザニンは180度反対に接続される。

 pic-AMANEQ

関連リンク

Open-It project, Hadron Universal Logic module

発表論文リスト

 

プロジェクトメンバー

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