CIRASAME (連続読み出しDAQ用のCITIROCベースMPPC読み出し回路)
概要
本回路には8ｘ8のアレイ型MPPCを2つ取り付ける事ができ、これらMPPCの信号を4つCITIROCチップで増幅・整形する、CITIROCベースの128ch読み出し回路基板である。
また、回路基板は同実験のシンチレーションファイバー検出器へ直接取り付ける事を想定した構造をしている。
FPGA上に1ns精度の連続読み出しTDC (Str-LRTDC)を搭載し、トリガーレスでPCへデータ送信を行う。
FPGA上に1ns精度の連続読み出しTDC (Str-LRTDC)を搭載し、トリガーレスでPCへデータ送信を行う。
通信インターフェースはSiTCPおよびSiTCP-XGである。
本回路はAMANEQに用いられている技術をベースにしています。
メンバー
- 本多良太郎(代表:KEK素核研・准教授)
- 白鳥昂太郎, Shirotori Kotaro (大阪大学・助教)
- 庄子正剛, Shoji Masayoshi (KEK)
- 池野正弘, Ikeno Masahiro (KEK)
機能・特徴
基板仕様
基板サイズ
- 128㎜（横）x 210㎜（縦）
- On-detector型の回路基板のため検出器の都合でサイズが決まっています
搭載可能MPPC
- HPK S14826(ES1) x2 (現状特注品です)
- コネクタ形状を変換する回路基板を通せば他のMPPCを読むこともできます
読み出しチャンネル数
- 128
搭載ASIC
- Weeroc/Omega CITIROC x4
MPPC bias supply
- MAX1932 (40-70V, 255 steps)
FPGA
- Kintex-7, XC7K-160T-2FFG676 (speed grade -2)
DDR3-SRRAM
- 容量2Gb
- 最大DDR3-1333で動作, バス幅16ビット
データ通信
- SiTCPおよびSiTCP-XGで通信可能
マスタークロック受信
- MIKUMARI link protocol
電源
- DC 35V（それよりも低くても可）
FPGAファームウェア
- Skeleton [Github repository]
- Streaming low-resolution TDC [Github repository]
- 連続読み出しの1ns精度TDC
公開予定リソース
回路図及び基板図面について開発メンバーへ問い合わせてください。
ハードウェア
CIRASAME (GN-2107-3)
本回路基板本体です
図・写真等
CIRASAMEの写真
MPPCは半田面側に取り付けます。
関連リンク
発表論文リスト
- CITIROCチップを用いたJ-PARC E50実験用MPPC読み出し回路,CIRASAMEの開発, 本多良太郎, 庄子正剛, 白鳥昂太郎, 池野正弘, 梶川俊介, Che-Sheng Lin, 他 J-PARC MARQ-E50コラボレーション, 日本物理学会
第79回年次大会
