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アトラス実験MDT検出器用メザニンカードの開発

概要

本プロジェクトでは、高輝度LHCにおいてアトラス実験のMDT (Monitored Drift Tube)検出器に対して使用する予定のメザニンカードの試作機を製作し、動作の検証を行う。メザニンカードは、3つのASDチップ、1つのFPGAなどから構成される。FPGA上に、ドリフト時間測定を目的とした0.78 ns刻みのTDCを構成する。40 MHzの基準クロックに同期した4つの異なる位相を持つ320 MHzクロックを用いることで、0.78 ns刻みを実現する。本プロジェクトでは、界隈で使用実績があるXilinx社のKintex-7 FPGAを用いる。本プロジェクトを、より放射線耐性が高いFPGAを用いた最終型メザニンカード開発に向けた足がかりとする。

メンバー 
  • 堀井泰之, Horii Yasuyuki (代表:名古屋大学, 助教)
  • 戸本誠, Tomoto Makoto (名古屋大学, 准教授) 
  • 佐野祐太, Sano Yuta* (名古屋大学, M2) 
  • 水越健太, Mizukoshi Kenta* (名古屋大学, M1) 
  • 宿谷琴子, Shukutani Kotoko* (名古屋大学, M1)
  • 佐々木修, Sasaki Osamu (KEK, 教授) 
  • 内田智久, Uchida Tomohisa (KEK, 准教授)
  • 池野正弘, Ikeno Masahiro (KEK, シニアフェロー) 
機能・特徴

高輝度LHCにおけるアトラス実験のMDT検出器用フロントエンドカードの試作機。
8チャンネルのASDチップを3つ実装する。アトラス実験で使用しているASDチップのスペアを利用する。
Xilinx社のKintex-7 FPGAを1つ実装する。FPGA上に、0.78 ns刻みのTDCを24チャンネル構築する。
FPGAは、40 MHzの基準クロック入力を要する。
基準クロックの周波数を110 MHzに上げることで、刻み幅0.28 nsまで拡張可能である。
SFP+を用い、信号出力および制御用信号入力を行う。

公開予定リソース

公開予定リソースのリストを追加予定。

図・写真

代替テキスト

関連リンク

関連リンクを追加予定。

発表論文リスト

発表論文のリストを追加予定。

内部ページ

http://openit.kek.jp/project/atlas_mdt_mezzanine/bxjv20

プロジェクトメンバー

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