FPGA概要

 

• HPTDC
  CERNで開発されたHigh performance TDCを使用しています。本機では32chの信号入力をもち、マルチヒットTDCとして機能します。
  内部のカウンタは20bitあり、ダイナミックレンジは100µsとなっています。
  分解能は25,100,200,800psに設定できます。ただし、25psの分解能はch0~7の8chでのみ使用可能です。
   
• data FIFO
  FPGA内のFIFOです。depthは512です。TDCやdata FIFOがoverflowした情報がデータと共に出力されます。
   
• TDC Control
  TDCへ外部からのBunch Reset(common Start, NIMレベル)をTDCへTTLレベルの信号として入力します。
   
• Serial Control Module
  TDCの設定用モジュールです。TDCの設定にはJTAGを使用します。
   
• SiTCP